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FPGA实战演练逻辑篇42:寄存器电路的设计方式 免费猫

发布时间:2020-02-17 13:43:44 阅读: 来源:钢格栅板厂家

FPGA实战演练逻辑篇42:寄存器电路的设计方式 - FPGA/CPLD - 电子工程网

寄存器电路的设计方式本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt 上一章节中也已经基本介绍了寄存器的基本原型,在现代逻辑设计中,时序逻辑设计是核心,而寄存器又是时序逻辑的基础。因此,掌握时序逻辑的几种常见代码书写方式又是基础中的基础。下面我们就以图文(代码)并茂的方式来学习这些基本寄存器模型的代码书写。(特权同学,版权所有)① 简单的寄存器输入输出的模型如图5.2所示。每个时钟信号clk的有效沿(通常是上升沿),输入端数据din将被锁存到输出端dout。(特权同学,版权所有)图5.2 基本寄存器 基本的代码书写方式如下:// Verilog例程module dff(clk, din, dout);input clk;input din;output dout;reg dout; always @ (posedge clk) begin dout =din;end endmodule② 带异步复位的寄存器输入输出的模型如图5.3所示。每个时钟信号clk的有效沿(通常是上升沿),输入端数据din将被锁存到输出端dout;而异步复位信号clr的下降沿(低电平有效复位)将强制给输出数据dout赋值为0(不论此时的输入数据din取值),此输出状态将一直保持到clr拉高后的下一个clk有效触发沿。(特权同学,版权所有)

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